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    • 专利摘要:
    本發明揭示一種裝置，其包含一第一半導體器件，該第一半導體器件包含一記憶體核心，諸如一反及快閃記憶體核心。該裝置亦包含一第二半導體器件，該第二半導體器件包含與該記憶體核心相關聯之周邊電路。該第二半導體器件可包含與一記憶體控制器之一第一串列器/解串列器通信介面耦合之一第二串列器/解串列器通信介面。本發明揭示另一種裝置，其包含：一第一記憶體晶粒，其包含一第一記憶體核心；一第二記憶體晶粒，其包含一第二記憶體核心；及一周邊晶粒，其耦合至該第一記憶體晶粒及該第二記憶體晶粒。該周邊晶粒包含與該第一記憶體核心對應之周邊電路及與該第二記憶體核心對應之周邊電路。該周邊晶粒對一記憶體控制器作出回應且經組態以在該第一記憶體核心處啟動一第一記憶體操作及在該第二記憶體核心處啟動一第二記憶體操作。
    公开号:TW201312564A
    申请号:TW101123059
    申请日:2012-06-27
    公开日:2013-03-16
    发明作者:Abreu Manuel Antonio D；Stephen Skala；Dimitris Pantelakis；Radhakrishnan Nair；Deepak Pancholi
    申请人:Sandisk Technologies Inc；
    IPC主号:G11C5-00
    专利说明:
    用於記憶體核心之智慧橋接器
    本發明大體上係關於資料儲存及擷取。
    本申請案主張2011年9月28日申請之美國專利申請案第13/247,532號、2011年9月28日申請之美國專利申請案第13/247,592號及2011年9月28日申請之美國專利申請案第13/247,635號之優先權，該等案之各者主張2011年6月30日申請之美國臨時專利申請案第61/503,531號及2011年7月26日申請之印度申請案第2124/MUM/2011號之優先權。此等申請案之各者之全文以引用方式併入本文中。
    將資料儲存於記憶體器件中之能力隨技術發展而不斷改良。例如，快閃記憶體實現資料在可包含一或多個記憶體核心之一半導體器件處之非揮發性儲存。一記憶體晶粒(其包含一或多個反及快閃記憶體核心)通常包含周邊電路(諸如用於各記憶體核心之一或多個充電泵、狀態機及列解碼器)作為繪示性實例。該周邊電路使該記憶體晶粒能夠對來自一記憶體控制器之控制信號作出回應以儲存及擷取資料。然而，該周邊電路佔用否則可供快閃資料儲存元件使用之該記憶體晶粒上之空間。
    本發明提供一種智慧橋接器件，其包含用於一記憶體核心(諸如一反及快閃記憶體核心)之周邊電路，該記憶體核心係位於非該智慧橋接器件之一單獨晶粒上。該智慧橋接器件可使用非記憶體核心技術之CMOS技術(例如反及快閃技術)來實施該周邊電路。該智慧橋接器件可包含一串列器/解串列器通信介面以實現與一記憶體控制器之串列通信。電路(諸如，傳統上在與一記憶體核心相同之一晶粒上實施之資料鎖存器及狀態機)可代以在該智慧橋接器件上被實施以實現該記憶體核心上之增大儲存容量。電路(諸如，傳統上在一記憶體控制器上實施之ECC引擎)亦可在該智慧橋接器件上被實施以實現包含多個記憶體核心及多個智慧橋接器件之實施方案之增大ECC能力。
    智慧橋接器件可包含用於多個記憶體核心之周邊電路，該多個記憶體核心係位於非智慧橋接器件之單獨晶粒上。智慧橋接器件可對一記憶體控制器作出回應且可在該等記憶體核心處執行同時記憶體操作。
    參考圖1，圖中展示一裝置100之一特定實施例。裝置100包含一資料儲存器件102。資料儲存器件102包含一第一半導體器件104及一第二半導體器件108。第一半導體器件104包含一記憶體核心120(例如一反及快閃記憶體核心)，記憶體核心120包含儲存元件，諸如一代表性群組之儲存元件122。該儲存元件群組122之一實例為一多位階記憶體胞(MLC)字線。資料儲存器件102進一步包含一控制器106，且資料儲存器件102係選擇性連接至一代表性主機130。
    第二半導體器件108包含周邊電路112。周邊電路112係與第一半導體器件104之反及快閃記憶體核心120相關聯。此外，第二半導體器件108可包括可執行反及管理器件功能之一反及智慧橋接器。例如，包含周邊電路112之第二半導體器件108可執行與第一半導體器件104之記憶體核心120相關之管理功能。
    周邊電路112可包含多種不同組件，諸如一錯誤校正引擎、一多埠靜態隨機存取記憶體(SRAM)、控制邏輯(諸如一有限狀態機或一微程式化引擎)及與記憶體核心120相關聯之一解碼器(例如，經組態以解碼一位址之至少一部分且選擇記憶體核心120之一列之一列解碼器)。此外，周邊電路112可包含其他元件，諸如一充電泵，其經組態以產生待施加至記憶體核心120之一字線、一位元線及一源極線之至少一者之電壓。參考圖2而描述周邊電路112之實施方案之進一步細節。
    在一特定實施例中，第一半導體器件104為一第一晶粒且第二半導體器件108為一第二晶粒。該第一晶粒與該第二晶粒可一起被封裝成一單一封裝。在此情況中，第一半導體器件104及第二半導體器件108可佈置於資料儲存器件102內之一單一封裝中。
    控制器106可為包含一處理器、一主機介面及至第二半導體器件108之一介面之一記憶體控制器。控制器106可將使用者資料132傳達至主機130。此外，控制器106可將控制資訊140發送至第二半導體器件108且可將資料142發送至第二半導體器件108。因此，控制器106可與主機130及第二半導體器件108通信。
    在操作期間，第二半導體器件108可自控制器106接收資料142，且資料142可經分配以儲存於第一半導體器件104之記憶體核心120處。第二半導體器件108內之周邊電路112可用以將一控制信號150自第二半導體器件108發送至第一半導體器件104處之記憶體核心120。周邊電路112可將控制信號150發送至第一半導體器件104且可將一碼字152發送至第一半導體器件104之記憶體核心120。
    碼字152對應於所接收資料142且可源於所接收資料142。例如，周邊電路112內之一錯誤校正編碼(ECC)編碼器可處理所接收資料142且可產生碼字152。周邊電路112可將碼字152發送至記憶體核心120以將碼字152儲存於記憶體核心120內。第一半導體器件104內之記憶體核心120對控制信號150作出回應以將碼字152儲存於記憶體120內。例如，控制信號150可指示儲存元件群組122之一寫入操作，且可將碼字152儲存於儲存元件群組122內。
    在一記憶體讀取操作期間，第二半導體器件108可將一讀取控制信號150發送至第一半導體器件104處之記憶體核心120。回應於讀取控制信號150之發送，第二半導體器件108可自記憶體核心120接收一碼字之一表示。與記憶體核心120對應之周邊電路112處接收該碼字之該表示。在接收碼字152之該表示之後，周邊電路112內之電路(例如一ECC解碼器)可處理碼字152之所接收表示以產生待傳達至控制器106之資料。例如，周邊電路112內之一ECC解碼器可接收碼字152之一表示且可產生待傳達至控制器106之對應資料142。因此，第二半導體器件108(例如一反及智慧橋接器)可用以執行與第一半導體器件104之記憶體核心120相關之讀取操作與寫入操作兩者。此外，第二半導體器件108可與控制器106通信，控制器106接著可與外部主機130通信。
    可使用一第一類型之處理技術來製造第一半導體器件104，同時可使用一第二類型之處理技術來製造第二半導體器件108。例如，該第一處理技術可為反及快閃處理技術，而該第二半導體技術可為多重金屬互連CMOS技術。分別對第一半導體器件104及第二半導體器件108使用不同處理技術以容許放寬與記憶體核心120相關之某些設計標準。記憶體核心120之設計標準之放寬使器件之設計能夠增大個別記憶體胞與字線之間之間隔以因此減少記憶體胞間/字線間干擾。因此，第一半導體器件104可經設計以實現比資料儲存器件(其包含在與記憶體核心相同之晶粒上之周邊電路)高之效能及耐久性。
    此外，藉由使用第二半導體器件108，額外ECC編碼器及解碼器(或替代地，具有一更高錯誤校正能力之ECC編碼器/解碼器)可佈置於第二半導體器件108之周邊電路112內。因此，大部分之第一半導體器件104可專用於記憶體核心120，同時在第二半導體器件108中實施提供額外特徵及功能性之額外電路。此外，周邊電路112可包含額外記憶體(諸如SRAM)以改良處理量及錯誤校正處理能力。SRAM可用以分析儲存於相鄰字線中之資料、支援及管理具有不同讀取電壓之一字線之多個讀取及新穎錯誤校正演算法之實施方案。
    第二半導體器件108之第二製程可經選擇以有效製造具有待佈置於第二半導體器件108上之特定電路組件(諸如周邊電路112內之組件)之器件。例如，多層級金屬互連CMOS程序可用於周邊電路112之類比及其他電路之實施方案。此外，使用標準CMOS程序之周邊電路112之實施方案容許添加大量SRAM及新功能性，同時維持一小器件尺寸。
    雖然圖1中展示一單一控制器106、一單一第二半導體器件108及一單一記憶體核心120，但應瞭解第二半導體器件108可支援一個以上記憶體核心120且控制器106可支援一個以上第二半導體器件108。此外，雖然已相對於與記憶體核心120對應之一ECC編碼器及一ECC解碼器而描述周邊電路112，但應瞭解周邊電路112可包含多個ECC編碼器及ECC解碼器以支援多個記憶體核心(例如，除圖1中所繪示之單一記憶體核心120以外之核心)。因此，周邊電路112可包含有效ECC處理能力以支援一記憶體器件(諸如第一半導體器件104)之一或多個記憶體核心。
    參考圖2，圖中繪示裝置100之一特定實施例之進一步細節。圖2描繪先前參考圖1而展示之各種組件且此等共同組件具有與圖1相同之元件符號。例如，記憶體晶粒104、反及快閃記憶體核心120、周邊電路112及控制器106具有與圖1中所指示元件相同之元件符號。此外，此等組件之各者具有與參考圖1而描述之結構及能力相同之結構及能力。
    圖2進一步描繪第一半導體器件104(在圖2中被稱為記憶體晶粒104)之反及快閃記憶體核心120之列及行。例如，記憶體晶粒104內之反及快閃記憶體核心120包含可由字線206及位元線204定址之儲存元件，且圖中展示與一特定字線及位元線對應之一代表性記憶體胞202。記憶體晶粒104進一步包含一反及智慧橋接器介面208。反及智慧橋接器介面208耦合至第二半導體器件108(在圖2中被稱為一反及智慧橋接器件108)之一核心介面210。
    反及智慧橋接器件108包含周邊電路112、一核心介面210及一控制器介面214。在一特定實施例中，控制器介面214為一串列器/解串列器(SERDES)介面。周邊電路112包含一處理器212、一列解碼器220、一充電泵222、一狀態機224、一多埠SRAM 226、一ECC引擎228及經組態以測試反及快閃記憶體核心120之一操作之一測試引擎230。雖然周邊電路112展示各種組件，但應瞭解周邊電路112可包含更少組件或額外組件。例如，周邊電路112可包含一處理器、一ECC引擎、一列解碼器、一充電泵及一多埠靜態隨機存取記憶體(SRAM)之至少一者。
    控制器106包含一記憶體介面240、一處理器242、一ECC引擎244及一主機介面246。控制器106之主機介面246可選擇性耦合至一主機，諸如圖1之代表性主機130。在一特定實施例中，記憶體介面240可為一串列器/解串列器(SERDES)介面。記憶體介面240與反及智慧橋接器108之控制器介面214通信。例如，如圖2中所展示，記憶體介面240及控制器介面214可經由差動發送信號而各傳達一資料符號串流216。資料信號串流中之各資料符號216可包括施加至耦合於第一串列器/解串列器(SERDES)通信介面(記憶體介面240及控制器介面214之一者)與第二串列器/解串列器(SERDES)通信介面(例如，控制器介面240及控制器介面214之另一者)之間之一對通信線之一差動信號。在一些實施方案中，核心介面210及反及智慧橋接器介面208亦經由一差動發送信號協定(諸如一串列器/解串列器通信介面(圖中未展示))而通信。
    在一特定實施例中，控制器106為一快閃記憶體控制器且與記憶體核心104之反及快閃記憶體核心120一起使用並經由反及智慧橋接器108而與反及快閃記憶體核心120通信。例如，控制器106可使用如圖所述之串列器/解串列器(SERDES)介面240來與反及智慧橋接器108通信。雖然反及智慧橋接器108與控制器106兩者包含ECC引擎(例如ECC引擎228及ECC引擎244)，但各自器件(即，反及智慧橋接器108及控制器106)之ECC引擎可為一類似類型之ECC引擎或可為不同類型之ECC引擎(例如一Reed-Solomon(RS)引擎、一Bose-Chaudhuri-Hocquenghem(BCH)引擎、一串接或迴旋碼引擎(例如一渦輪碼引擎)或任何其他類型之ECC引擎)。例如，可將具有增強錯誤校正能力之一ECC引擎施用於反及智慧橋接器108內之ECC引擎228，同時可將具有一標準層級之錯誤校正能力之一ECC引擎施用於控制器106內之ECC引擎244。ECC引擎228內之增強錯誤校正ECC處理之使用使控制器106能夠管理多個反及智慧橋接器件或否則與多個反及智慧橋接器件介接，且該等反及智慧橋接器件之各者可支援多個記憶體器件。例如，增強型錯誤校正ECC引擎228之使用可實現控制器106內之ECC引擎244上之一減少處理負荷以藉此使控制器106能夠支援多個器件。
    在操作期間，控制器106可自一主機器件(諸如圖1之主機130)接收指令及/或資料。可在待與記憶體晶粒104互動之主機介面246處接收該等指令及/或資料。控制器106可經組態以(諸如)藉由在ECC引擎244處執行一編碼操作而處理所接收指令及/或資料且經由記憶體介面240而將經處理資料發送至反及智慧橋接器108。
    反及智慧橋接器108可對經由與控制器介面214耦合之一對差動通信線而接收之資料符號串流216作出回應。反及智慧橋接器108可經組態以處理經由控制器介面214而接收之資料符號串流216以影響周邊電路112處之一或多個組件之操作。例如，當反及智慧橋接器108接收一指令以將資料儲存至反及快閃記憶體核心120時，反及智慧橋接器108可經組態以緩存多埠SRAM 226處之所接收資料之至少一部分、在ECC引擎228處對待儲存於反及快閃記憶體核心120處之資料進行編碼及藉由經由核心介面210將指令及經編碼資料發送至記憶體晶粒104而在反及快閃記憶體核心120處啟動一資料儲存操作。
    此外，可操作反及智慧橋接器108處之一或多個其他組件。例如，列解碼器220可用以選擇反及快閃記憶體核心120之一特定列206。作為另一實例，可操作反及智慧橋接器108處(而非記憶體晶粒104處)之充電泵222。多埠SRAM 226可用作為一快取記憶體，諸如當周邊電路112經組態以將資料儲存至多埠SRAM 226且根據一快取策略(諸如一最近最少使用(LRU)替換策略)而自多埠SRAM 226擷取資料。可由狀態機224、微處理器212或狀態機224與微處理器212之一組合控制周邊電路112之操作，諸如待回應於一讀取命令或一寫入命令而執行之操作之特定序列之判定。
    反及快閃記憶體核心120可對來自反及智慧橋接器108之資料及指令作出回應以將資料(諸如圖1之碼字152)儲存於一選定字線(諸如I字線(WL(i)))處。作為另一實例，反及快閃記憶體核心120可對一讀取命令作出回應以啟用一或多個位元線BL 204且啟動一感測操作以將來自記憶體胞(諸如各自記憶體胞202)之資料提供至反及智慧橋接器108以在ECC引擎228處進行錯誤校正處理。例如，可在ECC引擎228處使用儲存前之一第一ECC編碼操作來對待儲存於反及快閃記憶體核心120處之資料進行編碼。周邊電路112包含錯誤校正(ECC)引擎228且經組態以在ECC引擎228處啟動一碼字之一所接收表示之一解碼操作。周邊電路112可將ECC引擎228處所產生之資料進一步發送至與第二半導體器件(即，反及智慧橋接器108)耦合之控制器106。例如，可使用ECC引擎228來對自反及快閃記憶體核心120讀取之資料進行解碼。在ECC引擎228處之資料解碼之後，可在ECC引擎228處對待轉移至控制器106之資料進行部分重新編碼。在一替代實施方案中，由反及智慧橋接器108處之一第一ECC操作引起之經解碼資料可為可由ECC引擎244解碼之一碼字。可執行資料之一第二解碼以作為ECC引擎244處之一第二ECC操作。該第一ECC操作可使用與該第二ECC操作不同之一錯誤校正碼。
    位於控制器106與記憶體晶粒104之間之反及智慧橋接器108實現待在反及智慧橋接器108處執行之否則已在控制器106或記憶體晶粒104處執行之操作。例如，反及智慧橋接器108可在控制器串列器/解串列器(SERDES)通信介面214處接收一串列資料符號串流216。控制器SERDES介面214可對串列資料符號串流216進行解串列以產生待儲存於記憶體核心120處之資料。反及智慧橋接器108可將一控制信號及一碼字自反及智慧橋接器108發送至記憶體核心120。例如，該控制信號及該碼字可對應於待儲存於記憶體核心120處之資料。為繪示，相對於使一碼字產生一記憶體控制器處之一習知系統，可在ECC引擎228處對經由控制器介面214而接收之資料進行編碼以產生一碼字。經由核心介面210而傳送待儲存於反及快閃記憶體核心120處之該碼字。可經由控制器介面214而自記憶體控制器106而接收串列資料符號串流216。
    作為另一實例，反及智慧橋接器108可自記憶體晶粒104之記憶體核心120接收資料。可在與記憶體核心120對應之周邊電路112處接收該資料。可(諸如)藉由在ECC引擎228處對該資料進行至少部分解碼而處理反及智慧橋接器108處之該資料(相對於使資料在一記憶體控制器處進行解碼之一習知系統)。可將經處理之資料發送至經由控制器介面214而與反及智慧橋接器108耦合之控制器106。
    例如，所接收資料可包含一碼字之一表示且反及智慧橋接器108可在ECC引擎228處啟動該碼字之該表示之一解碼操作。最初，已將所接收資料儲存於記憶體核心120處作為包含冗餘資料之一碼字以實現錯誤校正及解碼。可擷取資料作為可包含一或多個損壞位元之該碼字之一表示。ECC引擎228可回應於在ECC引擎228之一輸入端處接收該碼字之該表示及回應於接收一控制信號以執行一解碼操作而啟動一解碼操作。ECC引擎228可經組態以產生經解碼資料之一輸出或替代地產生解碼操作之一錯誤條件之一指示(諸如，在ECC引擎288之一錯誤校正能力已被超過時)。可將ECC引擎228處所產生之資料發送至控制器106。控制器106可經組態以執行該資料之進一步處理(諸如，ECC引擎244處之第二解碼)且可(諸如)經由主機介面246而將資料提供至一外部主機器件。
    此外，反及智慧橋接器108之周邊電路112可經組態以在多埠SRAM 226處同時處理多個字線之資料。例如，處理器212或狀態機224可經組態以處理來自反及快閃記憶體核心120之多個字線之資料以偵測一干擾條件、一程式化擾亂條件及一讀取擾亂條件之至少一者。為繪示，一或多個經偵測條件可對應於儲存於反及快閃記憶體核心120之相鄰字線之記憶體胞處之值。作為另一實例，可將與以不同組之讀取電壓讀取之一單一字線對應之多個字線之資料自反及快閃記憶體核心120讀取至多埠SRAM 226中，且周邊電路112可經組態以在多埠SRAM 226中執行多個字線之資料之錯誤校正處理。作為另一實例，周邊電路112可經組態以在多埠SRAM 226中處理多個字線之資料以偵測特定資料型樣。作為另一實例，周邊電路112可經組態以在多埠SRAM 226中處理多個字線之資料以加攪碼於待儲存至反及快閃記憶體核心120之資料。
    參考圖3，圖中描繪具有一多晶粒組態之一裝置300之一特定繪示性實施例之一俯視圖及一側視圖。裝置300包含：一第一記憶體晶粒304，其包含一第一記憶體核心；一第二記憶體晶粒306，其包含一第二記憶體核心；一第三記憶體晶粒308，其包含一第三記憶體核心；及一第四記憶體晶粒310，其包含一第四記憶體核心。例如，該等記憶體核心可為反及快閃記憶體核心。第一記憶體晶粒304及第二記憶體晶粒306耦合至一第一周邊晶粒312(雖然圖3中展示一反及智慧橋接器(NSB)312，但NSB 312為一周邊晶粒之一實例且任何其他類型之周邊晶粒可被使用並在本文中被描述為周邊晶粒312)。第三記憶體晶粒308及第四記憶體晶粒310耦合至一第二周邊晶粒314(例如一反及智慧橋接器)。第一周邊晶粒312及第二周邊晶粒314耦合至一控制器晶粒302。控制器晶粒302可耦合至一主機器件之一實體介面360。
    裝置300之組件可對應於圖1至圖2中所繪示之器件100之組件。例如，控制器晶粒302可對應於控制器106。第一周邊晶粒312可對應於反及智慧橋接器108之一第一例項，且第二周邊晶粒314可對應於反及智慧橋接器108之一第二例項。記憶體晶粒304至310之各者可對應於記憶體晶粒104且可為快閃記憶體核心晶粒。如圖所繪示，第一周邊晶粒312係經由焊線352而耦合至第一記憶體晶粒304處之一第一組代表墊360。第一周邊晶粒312亦經由焊線352而耦合至第二記憶體晶粒306處之一第二組代表墊362。第二周邊晶粒314係經由焊線352而耦合至第三記憶體晶粒308處之一第三組代表墊364。第二周邊晶粒314係經由焊線352而耦合至第四記憶體晶粒310處之一第四組代表墊366。第一周邊晶粒312及第二周邊晶粒314係經由焊線352而各耦合至控制器晶粒302。雖然圖3中之晶粒之間之連接係繪示為焊線352，但一或多種其他技術(諸如覆晶凸塊、矽穿孔、一或多種其他電連接技術或以上各者之任何組合)可用以實現晶粒302至314之兩者或兩者以上之間之電耦合。
    在一放大圖中，第一周邊晶粒312係繪示為包含一控制器介面340、與一第一記憶體核心對應之周邊電路及與一第二記憶體核心對應之周邊電路。例如，第一周邊晶粒312可包含一反及智慧橋接器，該反及智慧橋接器包含控制邏輯342、一第一ECC引擎344、一第二ECC引擎346、一第一核心介面348及一第二核心介面350。第一ECC引擎344可為與第一記憶體晶粒304處之一第一記憶體核心對應之第一周邊電路(諸如圖1至圖2之周邊電路112)之部分。第一核心介面348可經組態以使第一周邊晶粒312能夠將控制信號及資料傳達至第一記憶體晶粒304之第一記憶體核心。第二ECC引擎346可為與第二記憶體晶粒306之第二記憶體核心對應之第二周邊電路之部分。第二核心介面350可經組態以使第一周邊晶粒312能夠將控制信號及資料傳達至第二記憶體晶粒306處之第一記憶體核心。
    第一周邊晶粒312可對控制器晶粒302處之一記憶體控制器作出回應。例如，回應於自控制器晶粒302接收之指令，第一周邊晶粒312可經組態以在第一記憶體核心處啟動一第一記憶體操作及在第二記憶體核心處啟動一第二記憶體操作。為繪示，第一周邊晶粒312可經組態以自控制器晶粒302接收指令，諸如寫入指令以將一第一資料字寫入至第一記憶體晶粒304處之第一記憶體核心及將一第二資料字寫入至第二記憶體晶粒306處之第二記憶體核心。第一周邊晶粒312可產生控制信號，該等控制信號可操作以導致第一記憶體晶粒304處之第一記憶體核心及第二記憶體晶粒306處之第二記憶體核心執行同時程式化操作、同時讀取操作、同時程式化與讀取操作或同時擦除操作。
    可以與第一周邊晶粒312實質上類似之一方式組態第二周邊晶粒314。第二周邊晶粒314可對控制器晶粒302作出回應以在第三記憶體晶粒308之第三記憶體核心及第四記憶體晶粒310之第四記憶體核心處執行記憶體操作。
    在一放大圖中，控制器晶粒302係繪示為包含一記憶體控制器，該記憶體控制器具有一第一埠320(諸如一第一反及智慧橋接器介面(NSB I/F))、一第二埠322(諸如一第二反及智慧橋接器介面(NSB I/F))、一處理器324、一ECC引擎326及一主機介面328。
    可經由一串列器/解串列器通信介面而實現控制器晶粒302與第一周邊晶粒312及第二周邊晶粒314之各者之間之通信。例如，第一周邊晶粒312之控制器介面340可為與控制器晶粒302之第一埠320耦合之一串列器/解串列器通信介面。第一埠320亦可為一串列器/解串列器(Serdes)通信介面。在一些實施例中，第一核心介面348及第二核心介面350可包含串列器/解串列器通信介面。然而，在其他實施例中，可經由除一串列器/解串列器通信介面以外之一通信介面而建立第一周邊晶粒312與第一記憶體晶粒304及第二記憶體晶粒306之記憶體核心之間之通信。
    第一周邊晶粒312及第二周邊晶粒314之各者經組態以產生控制信號以控制一或多個記憶體核心之操作。例如，第一周邊晶粒312經組態以產生控制信號以控制第一記憶體晶粒304處之第一記憶體核心之操作及控制第二記憶體晶粒306處之第二記憶體核心之操作。第一周邊晶粒312及第二周邊晶粒314可對控制器晶粒302作出回應。例如，第一周邊晶粒312可對控制器晶粒302處之記憶體控制器作出回應以在第一記憶體晶粒304之第一記憶體核心處啟動一第一記憶體操作及在第二記憶體晶粒306之第二記憶體核心處啟動一第二記憶體操作。第一周邊晶粒312可經組態以與執行該第二記憶體操作實質上同時地執行該第一記憶體操作。例如，第一周邊晶粒312可經組態以自控制器晶粒302處之記憶體控制器接收資料且啟動一第一記憶體操作以將該資料至一第一部分儲存至第一記憶體晶粒304處之第一記憶體核心及同時啟動一第二記憶體操作以將該資料之一第二部分儲存至第二記憶體晶粒306之第二記憶體核心。
    作為另一實例，第一周邊晶粒312可經組態以自控制器晶粒302處之記憶體控制器接收一請求以擷取經儲存資料。第一周邊晶粒312可對該請求作出回應以藉由啟動一第一記憶體操作(其包含自第一記憶體晶粒304處之第一記憶體核心讀取該經儲存資料之一第一部分)及一第二記憶體操作(其包含自第二記憶體晶粒306處之第二記憶體核心讀取該經儲存資料之一第二部分)而擷取該經儲存資料。第一周邊晶粒312可經組態以處理該經儲存資料之該第一部分及該經儲存資料之該第二部分且組合待提供至控制器晶粒302之該等經處理之第一與第二部分。
    作為另一實例，周邊晶粒312可經組態以自控制器晶粒302處之記憶體控制器接收一請求以擦除經儲存資料。作為回應，周邊晶粒312可啟動一第一記憶體操作，該第一記憶體操作包含自第一記憶體晶粒304處之第一記憶體核心擦除該經儲存資料之第一部分。周邊晶粒312亦可啟動一第二記憶體操作，該第二記憶體操作包含自第二記憶體晶粒306之第二記憶體核心擦除該經儲存資料之第二部分。該第一擦除操作及該第二擦除操作可發生在一單一時段期間。
    周邊晶粒312亦可經組態以在不同記憶體晶粒處同時執行不同類型之操作。作為一實例，周邊晶粒312可啟動：一第一記憶體操作，其包含第一資料至第一記憶體晶粒304之一寫入操作；及一第二記憶體操作，其包含第二資料自第二記憶體晶粒306之一讀取操作。周邊晶粒312可經組態以與執行該讀取操作實質上同時地執行該寫入操作(即，該寫入操作及該讀取操作可發生在一單一時段期間)。
    第一周邊晶粒312之控制邏輯342可包含控制電路，該控制電路經組態以與在第二ECC引擎346處啟動一第二ECC操作實質上同時地在第一ECC引擎344處啟動一第一ECC操作。例如，該第一ECC操作可包含在第一ECC引擎344處對第一資料進行編碼且該第二ECC操作可包含在第二ECC引擎346處對第二資料進行編碼。為繪示，該第一資料可為自控制器晶粒302處之記憶體控制器接收之資料之一第一部分，且該第二資料可為自控制器晶粒302處之記憶體控制器接收之資料之一第二部分。控制邏輯342可使經擷取資料之該第一部分及該第二部分分別選路至第一ECC引擎344及第二ECC引擎346。
    控制邏輯342可經組態以在第一ECC引擎344處與啟動第二ECC引擎346處之所接收資料之第二部分之一編碼操作實質上同時地啟動所接收資料之第一部分之一編碼操作。該編碼ECC操作可導致產生第一碼字及第二碼字。第一周邊晶粒312可經組態以藉由操作控制邏輯342以控制經由第一核心介面348之該第一碼字之轉移而將由該第一ECC操作產生之該第一碼字儲存至第一記憶體晶粒304處之第一記憶體核心。類似地，第一周邊晶粒312可經組態以藉由操作控制邏輯342以控制經由第二核心介面350之該第二碼字之轉移而將由該第二ECC操作產生之該第二碼字儲存至第二記憶體晶粒306處之第二記憶體核心。
    第一周邊晶粒312可經組態以在第一ECC引擎344處對第一資料進行解碼且與對該第一資料解碼實質上同時地在第二ECC引擎346處對第二資料進行解碼。例如，第一周邊晶粒312可經組態以經由第一核心介面348而擷取第一資料(諸如一第一碼字之一表示)。第一周邊晶粒312可經組態以經由第二核心介面350而自第二記憶體晶粒306接收第二資料(諸如第二碼字之表示)。在接收該第一資料及該第二資料之後，控制邏輯342可經組態以將該第一資料導引至第一ECC引擎344之一輸入端及將該第二資料導引至第二ECC引擎346之一輸入端以實質上同時解碼該第一資料及該第二資料。第一ECC引擎344及第二ECC引擎346處之解碼操作之輸出可導致控制邏輯342使經解碼資料經由控制器介面340而選路至控制器晶粒302。
    如裝置300之側視圖中所繪示，控制器晶粒302係堆疊於第一記憶體晶粒304上。第一記憶體晶粒304係堆疊於第二記憶體晶粒306上。第二記憶體晶粒306係堆疊於第三記憶體晶粒308上，且第三記憶體晶粒308係堆疊於第四記憶體晶粒310上。第二周邊晶粒314係經由焊線352而耦合至控制器晶粒302、第三記憶體晶粒308及第四記憶體晶粒310。記憶體晶粒304至310之各者係繪示為經彼此偏移以使代表墊組360、362、364、366能夠接達各自周邊晶粒312、314之焊線。
    如裝置300之俯視圖中所繪示，控制器晶粒302、第一周邊晶粒312及第二周邊晶粒314各小於各記憶體晶粒304、306、308及310。雖然周邊晶粒312、314之各者係繪示為耦合至兩個記憶體晶粒，但在其他實施例中，各周邊晶粒312、314可代以耦合至一單一記憶體晶粒或兩個以上記憶體晶粒。例如，第一周邊晶粒312可進一步包含一第三ECC引擎及一第三核心介面以在三個記憶體晶粒處實現實質上同時之記憶體存取及操作。雖然記憶體晶粒304、306、308及310係各描述為具有一快閃記憶體核心，但在其他實施例中，記憶體晶粒304、306、308及310之一或多者可包含多個快閃記憶體核心或可包含另一記憶體類型之一或多個核心，諸如三維(3D)記憶體之核心。圖8中描述快閃記憶體及3D記憶體之繪示性實例。
    圖4描繪呈一代表性封裝組態(例如一系統級封裝(SiP)組態)之圖3之裝置300。控制器晶粒302、第一記憶體晶粒304、第二記憶體晶粒306、第三記憶體晶粒308及第四記憶體晶粒310係繪示成一基板(諸如一印刷電路板362)上之一堆疊配置。周邊晶粒314亦耦合至印刷電路板362。此外，控制器晶粒302、第一記憶體晶粒304、第二記憶體晶粒306、第三記憶體晶粒308、第四記憶體晶粒310係各繪示為經由焊線(或第四記憶體晶粒310之情況中之經由直接電耦合(例如表面安裝))而電耦合至印刷電路板362。印刷電路板362耦合至實體介面360。例如，實體介面360可包含一通用串列匯流排(USB)實體介面、一保全數位(SD)介面、實現與一主機器件(諸如圖1之代表性主機器件130)通信之一或多個其他實體介面或以上各者之任何組合。
    封裝400為進一步包含印刷電路板362及實體介面360之一共同封裝(即，單一封裝400包含晶粒302至314之各者)。在其他實施例中，可根據其他組態而使晶粒302至314包含於一單一封裝中。例如，在其他實施方案中，封裝400可不包含印刷電路板362。作為另一實例，可將實體介面360實施為電接觸件，諸如可在封裝400之外部處接達之晶粒302至314之一或多者上之墊或導電凸塊。
    圖5描繪呈一不同實體組態之一裝置500，其包含圖3處之裝置300之組件。裝置500包含呈一俯視圖及一側視圖中所繪示之一堆疊配置之控制器晶粒302、第一周邊晶粒312、第二周邊晶粒314、第一記憶體晶粒304、第二記憶體晶粒306、第三記憶體晶粒308及第四記憶體晶粒310。第一周邊晶粒312及第二周邊晶粒314係繪示為堆疊於第一記憶體晶粒304之頂部上。相較於圖3之組態，第一周邊晶粒312及第二周邊晶粒314可擁有與控制器晶粒302之一更快及/或更可靠通信，此係因為控制器晶粒302與周邊晶粒312、314之間之焊線之長度縮短。控制器晶粒302可耦合至一主機器件之一實體介面360。圖5之裝置500可併入至一單一封裝(諸如圖4之繪示性封裝400)中。
    參考圖6，圖中展示一系統600之一特定實施例，其包含記憶體核心及單獨晶粒(例如反及智慧橋接器件)上之該等記憶體核心之周邊電路。系統600包含與記憶體子系統602、604、606及608之一網路耦合之一路由器件620。記憶體子系統602至608之各者(諸如代表性記憶體子系統604)包含一控制器晶粒610、一第一反及智慧橋接器件612、一第二反及智慧橋接器件614、一第一記憶體核心晶粒616及一第二記憶體核心晶粒618。路由器件620可經組態以使訊息(諸如控制信號及/或資料)選路至一或多個控制器晶粒(諸如代表性控制器晶粒610)以在系統600之多個控制器晶粒之間進行分散式處理及在系統600之多個反及智慧橋接器件之間進行額外分散式處理。
    例如，控制器晶粒610可經組態以自路由器件620接收控制資訊及/或資料且判定控制器晶粒610是否為該控制資訊及/或資料之一有意接收者。控制器晶粒610可經組態以將所接收之控制資訊及/或資料傳送至一或多個其他控制器晶粒或其他記憶體子系統。當控制器晶粒610被判定為該控制資訊及/或資料之一有意接收者時，控制器晶粒610可經組態以將控制指令發送至反及智慧橋接器件612、614之一或兩者以在記憶體核心晶粒616及618之一或兩者處啟動記憶體操作。
    為繪示，控制器晶粒610可經組態以藉由將一資料字之一第一部分發送至第一反及智慧橋接器件612及將該資料字之一第二部分發送至第二反及智慧橋接器件614(諸如參考圖3所述)而啟動該所接收資料字之一儲存操作。反及智慧橋接器件612、614可經組態以同時啟動該資料字之該第一部分及該資料字之該第二部分之ECC編碼操作。第一反及智慧橋接器件612可經組態以將一第一ECC編碼操作之一編碼結果儲存至第一記憶體核心晶粒616，同時第二反及智慧橋接器件614將一第二ECC操作之一編碼結果儲存至第二記憶體核心晶粒618。
    控制器晶粒610可經組態以將自身識別為一記憶體讀取操作之一有意接收者且恢復先前儲存至記憶體核心晶粒616、618之一資料字。控制器晶粒610可經組態以將讀取指令發送至反及智慧橋接器件612、614以自第一記憶體核心晶粒616及第二記憶體核心晶粒618分別讀取與一請求資料字之一第一部分及該請求資料字之一第二部分對應之資料。控制器晶粒610可經組態以自第一反及智慧橋接器件612及第二反及智慧橋接器件614接收經解碼之擷取資訊、組合所接收部分、執行一第二ECC解碼操作(諸如參考圖3所述)及經由路由器件620而將一結果返回給一請求者。記憶體子系統602、606及608之各者可如代表性子系統604所述般操作。
    藉由使用包含控制器晶粒610及反及智慧橋接器件612、614之一分散式架構來實現多個並行記憶體存取操作，系統600實現一高資料處理量(如由路由器620所觀察)。系統600亦可藉由添加或移除記憶體子系統602至608之一或多者而實現設計靈活性。
    參考圖7，包含一智慧橋接器件712之一封裝器件700係繪示成一第一組態702以使用一第一記憶體控制器介面718及一第二組態704以使用一第二記憶體控制器介面720。封裝器件700包含與智慧橋接器件712耦合之一或多個記憶體核心晶粒710。智慧橋接器件712包含一核心介面714、周邊電路716、第一記憶體控制器介面718及第二記憶體控制器介面720。作為一實例，一或多個記憶體晶粒710之各者可對應於圖2之記憶體晶粒104，核心介面714可對應於圖2之核心介面210，及周邊電路716可對應於圖2中所繪示之周邊電路112。
    一或多個記憶體晶粒710及智慧橋接器件712被收容於具有一控制器實體介面722(圖中繪示為一組導電接觸件或引腳)之一封裝中。在第一組態702中，第一記憶體控制器介面718係經由導電線724(諸如焊線)而耦合至控制器實體介面722。第一記憶體控制器介面718可為一習知或「傳統」控制器介面，其使一外部記憶體控制器能夠與封裝器件700通信以宛如封裝器件700為一習知反及快閃記憶體晶粒。在第二組態704中，第二記憶體控制器介面720為一串列器/解串列器介面，其係經由導電線726而耦合至控制器實體介面722。第二組態704使封裝器件700能夠經由一高速串列介面而與一記憶體控制器通信。
    第一實施方案702或第二實施方案704可經選擇以實現與一特定記憶體控制器件之通信。雖然圖7繪示僅記憶體控制器介面718、720之一者係經由導電線724或726而耦合至實體介面722，但在其他實施例中，封裝器件700可包含一切換機構，該切換機構可經組態以使記憶體控制器介面718、720之任一者能夠基於待耦合至封裝器件700之一記憶體控制器之一能力而可操作地耦合至實體介面722。
    參考圖8，圖中描繪一反及快閃記憶體核心802之一第一佈局之一特定繪示性實施例。圖中亦描繪一3D記憶體核心804之一第二佈局及一智慧橋接器件806之一第三佈局，其等包含互補金屬氧化物半導體(CMOS)之一多重金屬化層互連件。反及快閃記憶體核心802、3D記憶體核心804及智慧橋接器件806係描繪成一簡化格式(為便於解釋)且未必按比例繪製。
    反及快閃記憶體核心802包含一基板810及包含一第一源極閘(SG)812、一第二源極閘814、一第一反及快閃記憶體胞816及一第二反及快閃記憶體胞818之結構。反及快閃記憶體核心802具有一第一金屬化層(M0)820、一第二金屬化層(M1)822及一第三金屬化層(M2)824。由若干介電材料隔離結構812至818及金屬化層820至824。
    反及快閃記憶體胞816及818為與一源極線選擇性隔離或經由第二源極閘814而選擇性耦合至一源極線之一反及快閃串之代表性記憶體胞。雖然圖中僅繪示兩個記憶體胞816、818，但該反及快閃串可具有任何數量之記憶體胞，諸如64個記憶體胞。記憶體胞816及818之各者包含經由一穿隧絕緣體(例如一穿隧氧化物)830而與基板810隔離之一導電浮動閘(例如一多晶矽閘)834。一絕緣體層836係佈置於浮動閘834上，且一控制閘(例如一多晶矽閘)838係佈置於絕緣體層836上。一導電字線(WL)840(例如一金屬線)係定位於控制閘838上。源極閘812、814具有與記憶體胞816、818類似之一結構。基板810之高度摻雜區(諸如一代表性摻雜區832)係定位於反及快閃串之結構之間。例如，摻雜區832可為具有一高濃度之電子供體之基板810之一部分(即，一n+區)。
    第一金屬化層M0 820包含一源極線，其係經由一代表性互連或一導通孔(其提供M0層820與基板810之一源極區之間之一電連接)而耦合至所繪示反及快閃串之一第一端處之一源極。第二金屬化層M1 822包含一位元線，其係經由一汲極閘(圖中未展示)而耦合至反及快閃串之一第二端。第三金屬化層M2 824包含記憶體胞源極線(CELSRC)及記憶體胞p井線(CPWELL)。
    反及快閃記憶體核心802可經設計以(諸如)滿足包含反及快閃記憶體核心802之一封裝之一高度限制準則。例如，可藉由將多個記憶體核心晶粒堆疊成一封裝而增大一記憶體密度。因為各記憶體核心晶粒之一厚度因包含於記憶體核心中之各額外金屬化層820至824而增大，所以可藉由在各反及快閃記憶體核心中使用儘可能少之金屬化層而獲得多個反及快閃記憶體核心之一封裝之一更高記憶體密度。反及快閃記憶體核心之製造成本可因使用各額外金屬化層而增加。因此，使用更少金屬化層可降低與反及快閃記憶體核心相關聯之製造成本。
    3D記憶體核心804包含一基板842、基板842上之一絕緣層844及呈3D記憶體之一代表性垂直行之堆疊於基板842上之記憶體胞846、847與848。第一記憶體胞846係位於一第一金屬層850與一第二金屬層852之間，第二記憶體胞847係位於第二金屬層852與一第三金屬層854之間，及第三記憶體胞848係位於第三金屬層854與一第四金屬層856之間。各記憶體胞846至848具有二極體型結構，其包含具有一高濃度之電子供體之一第一層(n+層)858、具有一較低濃度之電子供體之一第二層(n-層)860、具有一高濃度之電洞供體之一第三層(p+層)862及可組態以充當一隔離層或一導電層之一控制層864。例如，可藉由組態控制層864以具有容許電流流動於第三金屬層854與第四金屬層856之間之一導電特性而將一第一資料值儲存於第三記憶體胞848中。可藉由組態控制層864以具有防止或顯著減少第三金屬層854與第四金屬層856之間之電流流動之一電絕緣特性而將一第二資料值儲存於第三記憶體胞848中。
    可藉由增加各垂直行中之記憶體胞數量而設計具有一增大儲存容量之3D記憶體核心804。然而，各行中之記憶體胞數量之增加使行之高度增大以導致金屬與半導體之堆疊可具有比使用相對較淺薄結構(即，與基板842之距離更小)之邏輯增大(即，與基板842之距離更大)之高度。將3D記憶體胞與邏輯組合於一單一晶粒上會因記憶體胞結構與淺薄邏輯結構(例如電晶體)之間之高度差而存在設計挑戰。
    智慧橋接器件806包含一基板870上方之由介電層875至881隔離之多個金屬化層882至888。一邏輯結構係繪示為一電晶體，其具有由基板870之一摻雜區形成之一源極874。圖中繪示提供源極874與第三金屬化層(M3)884之間之一導電路徑之一導通孔872。該電晶體亦包含與第二金屬化層(M2)883耦合之一汲極及與第一金屬化層(M1)882耦合之一閘極。
    多個金屬化層882至888實現待形成於基板870上之邏輯結構(例如電晶體)之一增大密度(相較於反及快閃記憶體核心802)，此係因為各額外金屬化層增加使信號選路於邏輯結構之間之可用線之數量。例如，與金屬線厚度及相鄰線之間之間隔有關之設計準則可約束導通孔之安置且亦可限制形成於反及快閃記憶體核心802上之邏輯結構之可用發送信號路徑之數量。因為僅三個金屬化層820至822可用在反及快閃記憶體核心802上，所以用於信號選路之互連之安置可比在智慧橋接器件806上時分散(即，每單位面積可提供更少互連及更少信號)。因此，反及快閃記憶體核心802上之邏輯結構之尺寸可比在智慧橋接器件806上時大。
    可藉由在智慧橋接器件806處實施通常位於一反及快閃記憶體核心處之周邊電路而實現各種益處。例如，因為較小器件通常使用比較大器件少之功率，所以功率消耗可減少。作為另一實例，因為在一較大區上展開之較大器件需要較大驅動器用於高速操作，所以可實現操作速度之改良、驅動器尺寸及驅動器功率消耗之減小或以上兩者。
    作為另一實例，需要難以在反及快閃記憶體核心802中實施之大量信號路徑(例如雙埠SRAM)之結構可相對簡單以使用智慧橋接器件806之多個金屬化層來實施。
    雙埠SRAM可用作為一快取記憶體以改良記憶體操作之一處理量。例如，雙埠SRAM可使智慧橋接器件806能夠保存一寫入操作期間自一記憶體控制器接收之資料，直至反及快閃記憶體核心802準備儲存所接收資料。作為其他實例，可在智慧橋接器件806處使用SRAM以處理及分析資料，諸如讀取用於分析(例如用於干擾、程式化擾亂及/或讀取擾亂)之多個字線、具有不同讀取電壓之一字線之多個讀取結果以實現待儲存之資料之錯誤校正、分析(針對特定資料型樣)及實現待儲存之資料之加攪碼(作為繪示性之非限制實例)。
    作為另一實例，通常位於一反及快閃記憶體核心處之周邊電路在智慧橋接器件806處之實施釋放反及快閃記憶體核心802上之空間且藉由添加額外記憶體元件而實現儲存容量之增大。在智慧橋接器件806處實施周邊電路使反及快閃記憶體核心802之一尺寸能夠小於具有實質上類似儲存容量之習知快閃記憶體核心之尺寸。在智慧橋接器件806處實施周邊電路亦使反及快閃記憶體核心802之一節距(例如記憶體胞與記憶體胞之間隔)能夠大於習知反及快閃記憶體核心之節距。藉由使反及快閃記憶體核心802內之記憶體胞與記憶體胞之間隔大於習知反及快閃記憶體核心之記憶體胞與記憶體胞之間隔，可使在反及快閃記憶體核心802中導致資料錯誤之交叉耦合效應、程式化擾亂效應、讀取擾亂效應及/或其他效應少於習知反及快閃記憶體核心。由於發生在反及快閃記憶體核心802中之錯誤少於習知反及快閃記憶體核心，所以可使用一更簡單ECC引擎(具有減小尺寸、降低成本及/或減少功率消耗)、可實現一增加器件使用期限或以上兩者。
    可在智慧橋接器件806處實施之周邊電路之另一實例為反及快閃記憶體核心802之一充電泵。由於充電泵之尺寸相對較大，所以一習知反及快閃記憶體核心具有相對較少充電泵且在一位元線與一源極線之間使用相對較長反及串(例如64個記憶體胞/串)。可整合在智慧橋接器件806中之充電泵之數量大於可用在一習知反及快閃記憶體核心中之充電泵之數量以提供更多數量之電荷。因此，可使用更短反及串(例如32個記憶體胞/串)，且可相較於使用與更長反及串耦合之更少充電泵之習知反及快閃記憶體核心而改良讀取時間及程式化時間。
    雖然已相對於反及快閃記憶體核心802而描述各種益處，但可藉由將一3D記憶體核心804之周邊電路移動至智慧橋接器件806而在該3D記憶體器件中實現類似益處。可在圖1至圖2之系統100、圖3之裝置300、圖4之封裝400、圖5之裝置500、圖6之系統600、圖7之封裝器件700或以上各者之任何組合中實現類似益處。
    圖9係操作一器件(諸如圖1至圖2之第二半導體器件108、圖3至圖5之周邊晶粒312或314、圖6之反及智慧橋接器件612或614或圖7之智慧橋接器712作為繪示性之非限制實例)之一方法之一特定實施例之一流程圖。在902處，在一第二半導體器件處接收待儲存於一第一半導體器件之一反及快閃記憶體核心處之資料。例如，該第一半導體器件可為圖1之第一半導體器件104且該第二半導體器件可為圖1之第二半導體器件108。作為另一實例，該第一半導體器件可為圖3至圖5之第一記憶體晶粒304或第二記憶體晶粒306且該第二半導體器件可為圖3至圖5之第一周邊晶粒312。作為另一實例，該第一半導體器件可為圖3至圖5之第三記憶體晶粒308或第四記憶體晶粒310且該第二半導體器件可為圖3至圖5之第二周邊晶粒314。作為另一實例，該第一半導體器件可為圖6之第一記憶體核心晶粒616且該第二半導體器件可為圖6之第一反及智慧橋接器件612。作為另一實例，該第一半導體器件可為圖6之第二記憶體核心晶粒618且該第二半導體器件可為圖6之第二反及智慧橋接器件614。作為另一實例，該第一半導體器件可為圖7之記憶體核心晶粒710且該第二半導體器件可為圖7之智慧橋接器件712。可自與該第二半導體器件耦合之一記憶體控制器(諸如圖1之控制器106)接收該資料。
    第二半導體器件包含用於反及快閃記憶體核心之周邊電路。例如，該周邊電路可包含一處理器、一錯誤校正編碼(ECC)引擎、一列解碼器、一充電泵及一多埠靜態隨機存取記憶體(SRAM)之至少一者。為繪示，作為繪示性之非限制實例，該周邊電路可對應於圖1或圖2中所繪示之周邊電路112，可包含圖3之第一ECC引擎344或第二ECC引擎346，或可對應於圖7之周邊電路716。
    在904處，將一控制信號自第二半導體器件發送至第一半導體器件處之反及快閃記憶體核心。例如，該控制信號可為圖1之控制信號150。該控制信號可指示反及快閃記憶體核心啟動一資料儲存操作。
    在906處，可將一碼字自第二半導體器件發送至反及快閃記憶體核心。該碼字可對應於所接收資料。例如，該碼字可為在第二半導體器件處執行之一ECC操作之一輸出。反及快閃記憶體核心可對控制信號作出回應以儲存該碼字。
    圖10係操作一器件(諸如圖1至圖2之第二半導體器件108、圖3至圖5之周邊晶粒312或314、圖6之反及智慧橋接器件612或614或圖7之智慧橋接器712作為繪示性之非限制實例)之一方法之一特定實施例之一流程圖。在1002處，將一控制信號自一第二半導體器件發送至一第一半導體器件處之一反及快閃記憶體核心。例如，該控制信號可為圖1之控制信號150。作為另一實例，該第一半導體器件可為圖3至圖5之第一記憶體晶粒304或第二記憶體晶粒306且該第二半導體器件可為圖3至圖5之第一周邊晶粒312。作為另一實例，該第一半導體器件可為圖3至圖5之第三記憶體晶粒308或第四記憶體晶粒310且該第二半導體器件可為圖3至圖5之第二周邊晶粒314。作為另一實例，該第一半導體器件可為圖6之第一記憶體核心晶粒616且該第二半導體器件可為圖6之第一反及智慧橋接器件612。作為另一實例，該第一半導體器件可為圖6之第二記憶體核心晶粒618且該第二半導體器件可為圖6之第二反及智慧橋接器件614。作為另一實例，該第一半導體器件可為圖7之記憶體核心晶粒710且該第二半導體器件可為圖7之智慧橋接器件712。
    方法亦包含：在1004處，在第二半導體器件處接收來自反及快閃記憶體核心之一碼字之一表示。例如，該碼字之該表示可自圖1之記憶體核心120被擷取且可包含一或多個位元錯誤。
    在反及快閃記憶體核心之周邊電路處接收碼字之表示。該周邊電路可包含一處理器、一錯誤校正編碼(ECC)引擎、一列解碼器、一充電泵及一多埠靜態隨機存取記憶體(SRAM)之至少一者。例如，作為繪示性之非限制實例，該周邊電路可為圖1或圖2中所繪示之周邊電路112，可包含圖3之第一ECC引擎344或第二ECC引擎346，或可對應於圖7之周邊電路716。
    在1006處，可將ECC引擎處所產生之資料發送至與第二半導體器件耦合之一記憶體控制器。例如，周邊電路可包含圖2之錯誤校正編碼(ECC)引擎228。可在ECC引擎228處啟動碼字之表示之一解碼操作以恢復經解碼資料且可將該經解碼資料發送至圖2之控制器106。作為另一實例，記憶體控制器可為圖1之控制器106或可在圖3至圖5之控制器晶粒302或圖6之控制器晶粒610處被實施(作為繪示性之非限制實例)。
    圖11係操作一器件(諸如圖1至圖2之第二半導體器件108、圖3至圖5之周邊晶粒312或314、圖6之反及智慧橋接器件612或614或圖7之智慧橋接器712作為繪示性之非限制實例)之一方法之一特定實施例之一流程圖。在1102處，在一第二半導體器件之一串列器/解串列器通信介面處接收一串列資料符號串流。該第二半導體器件包含用於一第一半導體器件處之一記憶體核心之周邊電路。該周邊電路可包含一處理器、一錯誤校正編碼(ECC)引擎、一列解碼器、一充電泵及一多埠靜態隨機存取記憶體(SRAM)之至少一者。例如，該第二半導體器件可為圖2中所繪示之第二半導體器件108。作為另一實例，該第一半導體器件可為圖3至圖5之第一記憶體晶粒304或第二記憶體晶粒306且該第二半導體器件可為圖3至圖5之第一周邊晶粒312。作為另一實例，該第一半導體器件可為圖3至圖5之第三記憶體晶粒308或第四記憶體晶粒310且該第二半導體器件可為圖3至圖5之第二周邊晶粒314。作為另一實例，該第一半導體器件可為圖6之第一記憶體核心晶粒616且該第二半導體器件可為圖6之第一反及智慧橋接器件612。作為另一實例，該第一半導體器件可為圖6之第二記憶體核心晶粒618且該第二半導體器件可為圖6之第二反及智慧橋接器件614。作為另一實例，該第一半導體器件可為圖7之記憶體核心晶粒710且該第二半導體器件可為圖7之智慧橋接器件712。
    在1104處，對串列資料符號串流進行解串列以產生待儲存於記憶體核心處之資料。可經由一第二串列器/解串列器通信介面而自與第二半導體器件耦合之一記憶體控制器接收串列資料符號串流。例如，串列資料符號串流可為圖2之資料符號串流216。
    在1106處，將一控制信號自第二半導體器件發送至記憶體核心。例如，該控制信號可為圖1之控制信號150。記憶體核心可對該控制信號作出回應以啟動一資料儲存操作。
    在1108處，將一碼字自第二半導體器件發送至記憶體核心。該碼字可對應於待儲存於記憶體核心處之資料。例如，可在周邊電路內之一ECC引擎處產生該碼字。記憶體核心可對控制信號作出回應以儲存該碼字。
    作為繪示性之非限制實例，圖12係可在圖1至圖2之第二半導體器件108、圖3至圖5之周邊晶粒312或314、圖6之反及智慧橋接器件612或614或圖7之智慧橋接器712處執行之一方法之一特定實施例之一流程圖。該方法包含：在1202處，在一第二半導體器件處接收自一第一半導體器件處之一記憶體核心讀取之資料。在記憶體核心之周邊電路處接收該資料。該周邊電路(諸如圖1至圖2之周邊電路112)係在該第二半導體器件處，且可包含一處理器、一錯誤校正編碼(ECC)引擎、一列解碼器、一充電泵及一多埠靜態隨機存取記憶體(SRAM)之至少一者。例如，該第一半導體器件可為圖1至圖2之第一半導體器件104且該第二半導體器件可為圖1至圖2之第二半導體器件108。作為另一實例，該第一半導體器件可為圖3至圖5之第一記憶體晶粒304或第二記憶體晶粒306且該第二半導體器件可為圖3至圖5之第一周邊晶粒312。作為另一實例，該第一半導體器件可為圖3至圖5之第三記憶體晶粒308或第四記憶體晶粒310且該第二半導體器件可為圖3至圖5之第二周邊晶粒314。作為另一實例，該第一半導體器件可為圖6之第一記憶體核心晶粒616且該第二半導體器件可為圖6之第一反及智慧橋接器件612。作為另一實例，該第一半導體器件可為圖6之第二記憶體核心晶粒618且該第二半導體器件可為圖6之第二反及智慧橋接器件614。作為另一實例，該第一半導體器件可為圖7之記憶體核心晶粒710且該第二半導體器件可為圖7之智慧橋接器件712。
    在1204處，處理第二半導體器件處之資料。例如，所接收資料包含一碼字之一表示(例如，所接收資料可包含具有一或多個位元錯誤之一碼字)。周邊電路可包含一錯誤校正編碼(ECC)引擎，諸如圖2之ECC引擎228、圖3之第一ECC引擎344或圖3之第二ECC引擎346作為繪示性之非限制實例。第二半導體器件處之資料處理可包含在該ECC引擎處啟動該碼字之該表示之一解碼操作。
    在1206處，將經處理資料發送至經由一串列器/解串列器通信介面而耦合至第二半導體器件之一記憶體控制器。例如，可將作為資料符號串流216之經處理資料自控制器介面214發送至圖2之記憶體介面240。作為另一實例，記憶體控制器可為圖1之控制器106或可在圖3至圖5之控制器晶粒302或圖6之控制器晶粒610處被實施(作為繪示性之非限制實例)。
    作為繪示性之非限制實例，圖13係可在圖1至圖2之第二半導體器件108、圖3至圖5之周邊晶粒312或314、圖6之反及智慧橋接器件612或614或圖7之智慧橋接器712處執行之一方法之一特定實施例之一流程圖。在1302處，在一周邊晶粒處接收一請求。自與該周邊晶粒耦合之一記憶體控制器接收該請求。例如，記憶體控制器可為控制器106且該周邊晶粒可為圖1至圖2之第二半導體器件108。作為另一實例，可在圖3至圖5之控制器晶粒302中實施該控制器且該周邊晶粒可為圖3至圖5之第一周邊晶粒312或第二周邊晶粒314。作為另一實例，可在圖6之控制器晶粒610處實施該記憶體控制器且該周邊晶粒可為圖6之第一反及智慧橋接器件612或第二反及智慧橋接器件614。作為另一實例，該周邊晶粒可為圖7之智慧橋接器件712。
    周邊晶粒包含與一第一記憶體核心對應之周邊電路及與一第二記憶體核心對應之周邊電路。例如，周邊晶粒可為圖3之第一周邊晶粒312，其包含用於第一記憶體核心晶粒304處之第一記憶體核心之周邊電路及用於第二記憶體核心晶粒306處之第二記憶體核心之周邊電路。
    方法包含回應於請求而：在1304處，在包含一第一記憶體核心之一第一記憶體晶粒處啟動一第一記憶體操作；及在1306處，在包含一第二記憶體核心之一第二記憶體晶粒處啟動一第二記憶體操作。周邊晶粒可經組態以與執行該第二記憶體操作實質上同時地執行該第一記憶體操作。作為繪示性之非限制實例，可在圖1至圖2之第一半導體器件104、圖3至圖5之記憶體核心晶粒304至310之一或多者、圖6之記憶體核心晶粒616、618之一或多者或圖7之一或多個記憶體核心晶粒710中實施該第一記憶體核心及該第二記憶體核心。
    作為一實例，若請求為一儲存資料請求，則第一記憶體操作可包含將該資料之一第一部分儲存至第一記憶體核心且第二記憶體操作可包含將該資料之一第二部分儲存至第二記憶體核心。作為另一實例，若請求為一擷取儲存資料請求，則第一記憶體操作可包含自第一記憶體核心讀取經儲存資料之一第一部分且第二記憶體操作可包含自第二記憶體核心讀取經儲存資料之一第二部分。作為一第三實例，若請求為一擦除儲存資料請求，則第一記憶體操作可包含擦除第一記憶體核心處之資料且第二記憶體操作可包含擦除第二記憶體核心處之資料。
    作為另一實例，第一記憶體操作及第二記憶體操作可為不同類型之記憶體操作。為繪示，第一記憶體操作可包含第一資料之一寫入操作且第二記憶體操作可包含第二資料之一讀取操作。可與執行該讀取操作實質上同時地執行該寫入操作。
    周邊晶粒可包含一第一錯誤校正編碼(ECC)引擎及一第二ECC引擎，諸如圖3之第一ECC引擎344及第二ECC引擎346。可在該第一ECC引擎處與執行該第二ECC引擎處之一第二ECC操作實質上同時地執行一第一ECC操作。例如，該第一ECC操作可包含在該第一ECC引擎處對第一資料進行編碼且該第二ECC操作可包含在該第二ECC引擎處對第二資料進行編碼。該第一資料可為自記憶體控制器接收之資料之一第一部分且該第二資料可為自記憶體控制器接收之資料之一第二部分。第一記憶體操作可包含將由該第一ECC操作產生之一第一碼字儲存至第一記憶體核心。第二記憶體操作可包含將由該第二ECC操作產生之一第二碼字儲存至第二記憶體核心。
    作為另一實例，第一ECC操作可包含在第一ECC引擎處對第一資料進行解碼且第二ECC操作可包含在第二ECC引擎處對第二資料進行解碼。該第一資料可對應於由記憶體控制器請求之資料之一第一部分且該第二資料可對應於由記憶體控制器請求之該資料之一第二部分。第一記憶體操作可包含自第一記憶體核心擷取待藉由第一ECC操作而解碼之一第一碼字之一第一表示。第二記憶體操作可包含自第二記憶體核心擷取待藉由第二ECC操作而解碼之一第二碼字之一第二表示。
    雖然本文中所描繪之各種組件係繪示為區塊組件且經概括性描述，但此等組件可包含經組態以使智慧橋接器件108能夠執行歸屬於此等組件之特定功能之一或多個微處理器、狀態機或其他電路。例如，周邊電路112可表示實體組件(諸如硬體控制器、狀態機、邏輯電路或其他結構)以使智慧橋接器件108能夠指導圖1之記憶體核心120處之記憶體操作。
    智慧橋接器件108可包含專用硬體(即，電路)以實施與一或多個記憶體控制器之通信且啟動一或多個記憶體核心處之操作。替代地或此外，智慧橋接器件108可實施與一或多個記憶體控制器之通信且使用一微處理器或微控制器來啟動一或多個記憶體核心處之操作。在一特定實施例中，智慧橋接器件108包含由圖2之處理器212執行之指令且將該等指令儲存於記憶體核心120處。替代地或此外，可將由可包含於智慧橋接器件108中之一處理器執行之指令儲存於一單獨記憶體位置(其非為記憶體核心120之部分)處，諸如儲存於一唯讀記憶體(ROM)處。
    在一特定實施例中，可在經組態以選擇性耦合至一或多個外部器件之一可攜式器件中實施智慧橋接器件108。然而，在其他實施例中，智慧橋接器件108可附接或嵌入於一或多個主機器件內(諸如一主機可攜式通信器件之一外殼內)。例如，智慧橋接器件108可在一封裝裝置(諸如一無線電話、個人數位助理(PDA)、遊戲器件或控制台、可攜式導航器件或使用內部非揮發性記憶體之其他器件)內。在一特定實施例中，智慧橋接器件108可耦合至一非揮發性記憶體，諸如三維(3D)記憶體、快閃記憶體(例如反及快閃記憶體、或非快閃記憶體、多位階記憶體胞(MLC)快閃記憶體、分級位元線或非(DINOR)快閃記憶體、及(AND)快閃記憶體、高電容耦合比(HiCR)快閃記憶體、非對稱無觸點式電晶體(ACT)快閃記憶體或其他快閃記憶體)、一可擦除可程式化唯讀記憶體(EPROM)、一電可擦除可程式化唯讀記憶體(EEPROM)、一唯讀記憶體(ROM)、一次可程式化記憶體(OTP)或任何其他類型之記憶體。
    本文中所述實施例之說明圖意欲提供各種實施例之一大致理解。可利用源自本發明之其他實施例使得可在不背離本發明之範疇之情況下作出結構及邏輯替代及改變。本發明意欲涵蓋各種實施例之任何及全部後續調適或變動。相應地，本發明及圖式應被視為繪示性而非限制性。
    以上所揭示之標的應被視為繪示性而非限制性，且隨附申請專利範圍意欲涵蓋落於本發明之範疇內之全部此等修改、增進及其他實施例。因此，在法律容許之最大範圍內，本發明之範疇將取決於以下申請專利範圍及其等效物之最廣泛可允許解譯且不應受約束或受限於先前詳細描述。
    100‧‧‧裝置
    102‧‧‧資料儲存器件
    104‧‧‧第一半導體器件/記憶體晶粒
    106‧‧‧控制器
    108‧‧‧第二半導體器件/反及智慧橋接器(NSB)
    112‧‧‧周邊電路
    120‧‧‧記憶體核心/記憶體/反及快閃記憶體核心
    122‧‧‧儲存元件群組/多位階記憶體胞(MLC)字線
    130‧‧‧主機
    132‧‧‧使用者資料
    140‧‧‧控制資訊
    142‧‧‧資料
    150‧‧‧控制信號
    152‧‧‧碼字
    202‧‧‧記憶體胞
    204‧‧‧位元線
    206‧‧‧字線
    208‧‧‧反及智慧橋接器介面
    210‧‧‧核心介面
    212‧‧‧處理器/微處理器
    214‧‧‧控制器介面/控制器串列器/解串列器通信介面
    216‧‧‧資料符號串流
    220‧‧‧列解碼器
    222‧‧‧充電泵
    224‧‧‧狀態機
    226‧‧‧多埠靜態隨機存取記憶體(SRAM)
    228‧‧‧錯誤校正編碼(ECC)引擎
    230‧‧‧測試引擎
    240‧‧‧記憶體介面/串列器/解串列器(SERDES)介面
    242‧‧‧處理器
    244‧‧‧ECC引擎
    246‧‧‧主機介面
    300‧‧‧裝置
    302‧‧‧控制器晶粒
    304‧‧‧第一記憶體晶粒
    306‧‧‧第二記憶體晶粒
    308‧‧‧第三記憶體晶粒
    310‧‧‧第四記憶體晶粒
    312‧‧‧反及智慧橋接器/第一周邊晶粒
    314‧‧‧反及智慧橋接器/第二周邊晶粒
    320‧‧‧第一埠
    322‧‧‧第二埠
    324‧‧‧處理器
    326‧‧‧ECC引擎
    328‧‧‧主機介面
    340‧‧‧控制器介面
    342‧‧‧控制邏輯
    344‧‧‧第一ECC引擎
    346‧‧‧第二ECC引擎
    348‧‧‧第一核心介面
    350‧‧‧第二核心介面
    352‧‧‧焊線
    360‧‧‧實體介面/墊
    362‧‧‧印刷電路板/墊
    400‧‧‧封裝
    500‧‧‧裝置
    600‧‧‧系統
    602‧‧‧記憶體子系統
    604‧‧‧記憶體子系統
    606‧‧‧記憶體子系統
    608‧‧‧記憶體子系統
    610控制器晶粒
    612‧‧‧第一反及智慧橋接器件
    614‧‧‧第二反及智慧橋接器件
    616‧‧‧第一記憶體核心晶粒
    618‧‧‧第二記憶體核心晶粒
    620‧‧‧路由器件/路由器
    700‧‧‧封裝器件
    702‧‧‧第一組態/第一實施方案
    704‧‧‧第二組態/第二實施方案
    710‧‧‧記憶體核心晶粒
    712‧‧‧智慧橋接器件
    714‧‧‧核心介面
    716‧‧‧周邊電路
    718‧‧‧第一記憶體控制器介面
    720‧‧‧第二記憶體控制器介面
    722‧‧‧控制器實體介面
    724‧‧‧導電線
    726‧‧‧導電線
    802‧‧‧反及快閃記憶體核心
    804‧‧‧3D記憶體核心
    806‧‧‧智慧橋接器件
    810‧‧‧基板
    812‧‧‧第一源極閘
    814‧‧‧第二源極閘
    816‧‧‧第一反及快閃記憶體胞
    818‧‧‧第二反及快閃記憶體胞
    820‧‧‧第一金屬化層
    822‧‧‧第二金屬化層
    824‧‧‧第三金屬化層
    830‧‧‧穿隧絕緣體
    832‧‧‧摻雜區
    834‧‧‧浮動閘
    836‧‧‧絕緣體層
    838‧‧‧控制閘/多晶矽閘
    840‧‧‧導電字線
    842‧‧‧基板
    844‧‧‧絕緣層
    846‧‧‧第一記憶體胞
    847‧‧‧第二記憶體胞
    848‧‧‧第三記憶體胞
    850‧‧‧第一金屬層
    852‧‧‧第二金屬層
    854‧‧‧第三金屬層
    856‧‧‧第四金屬層
    858‧‧‧第一層
    860‧‧‧第二層
    862‧‧‧第三層
    864‧‧‧控制層
    870‧‧‧基板
    872‧‧‧導通孔
    874‧‧‧源極
    875‧‧‧介電層
    876‧‧‧介電層
    877‧‧‧介電層
    878‧‧‧介電層
    879‧‧‧介電層
    880‧‧‧介電層
    881‧‧‧介電層
    882‧‧‧第一金屬化層/金屬化層
    883‧‧‧第二金屬化層/金屬化層
    884‧‧‧第三金屬化層/金屬化層
    885‧‧‧金屬化層
    886‧‧‧金屬化層
    887‧‧‧金屬化層
    888‧‧‧金屬化層
    圖1係一系統之一特定繪示性實施例之一方塊圖，該系統包含一資料儲存器件，該資料儲存器件具有包含一記憶體核心之一第一半導體器件及包含用於該記憶體核心之周邊電路之一智慧橋接器件；圖2係繪示圖1之資料儲存器件之一特定實施例之一方塊圖；圖3係繪示可包含於圖1之資料儲存器件中之晶粒之一配置之一特定實施例之一俯視圖及一側視圖之一總圖；圖4係繪示包含圖3之晶粒之配置之一封裝之一特定實施例之一總圖；圖5係繪示可包含於圖1之資料儲存器件中之晶粒之一配置之另一特定實施例之一俯視圖及一側視圖之一總圖；圖6係包含與記憶體核心晶粒耦合及與控制器晶粒耦合之周邊晶粒之一系統之一方塊圖；圖7係各包含一智慧橋接器件之一封裝之兩個實施例之一方塊圖，該智慧橋接器件包含用於一或多個記憶體核心之多個主機介面及周邊電路；圖8係繪示使用反及快閃記憶體核心技術、三維(3D)記憶體核心技術及一智慧橋接器CMOS技術而製造之器件之實施例之一總圖；圖9係可在一智慧橋接器件處執行之一方法之一第一實施例之一流程圖；圖10係可在一智慧橋接器件處執行之一方法之一第二實施例之一流程圖；圖11係可在一智慧橋接器件處執行之一方法之一第三實施例之一流程圖；圖12係可在一智慧橋接器件處執行之一方法之一第四實施例之一流程圖；及圖13係可在一智慧橋接器件處執行之一方法之一第五實施例之一流程圖。
    100‧‧‧裝置
    102‧‧‧資料儲存器件
    104‧‧‧第一半導體器件/記憶體晶粒
    106‧‧‧控制器
    108‧‧‧第二半導體器件/反及智慧橋接器
    112‧‧‧周邊電路
    120‧‧‧記憶體核心/記憶體/反及快閃記憶體核心
    122‧‧‧儲存元件群組/多位階記憶體胞(MLC)字線
    130‧‧‧主機
    132‧‧‧使用者資料
    140‧‧‧控制資訊
    142‧‧‧資料
    150‧‧‧控制信號
    152‧‧‧碼字
    权利要求:
    Claims (83)
    [1] 一種裝置，其包括：一第一半導體器件，其包含一反及快閃記憶體核心；及一第二半導體器件，其包含與該反及快閃記憶體核心相關聯之周邊電路。
    [2] 如請求項1之裝置，其中該第二半導體器件包括一反及智慧橋接器。
    [3] 如請求項1之裝置，其中該反及智慧橋接器包括一反及管理器件。
    [4] 如請求項1之裝置，其中該周邊電路包含一錯誤校正編碼(ECC)引擎。
    [5] 如請求項1之裝置，其中該周邊電路包含多埠靜態隨機存取記憶體(SRAM)。
    [6] 如請求項5之裝置，其中該周邊電路經組態以在該多埠SRAM處同時處理多個字線之資料。
    [7] 如請求項6之裝置，其中該周邊電路經組態以處理來自該反及快閃記憶體核心之該多個字線之資料以偵測一干擾條件、一程式化擾亂條件及一讀取擾亂條件之至少一者。
    [8] 如請求項6之裝置，其中該多個字線之資料對應於以不同組之讀取電壓讀取之一單一字線，且其中該周邊電路經組態以執行該多個字線之資料之錯誤校正處理。
    [9] 如請求項6之裝置，其中該周邊電路經組態以處理該多個字線之資料以偵測特定資料型樣。
    [10] 如請求項4之裝置，其中該周邊電路經組態以處理該多個字線之資料以加攪碼於待儲存至該反及快閃記憶體核心之資料。
    [11] 如請求項5之裝置，其中該周邊電路經組態以操作該多埠SRAM作為一快取記憶體。
    [12] 如請求項11之裝置，其中該周邊電路包含控制邏輯。
    [13] 如請求項12之裝置，其中該控制邏輯包括一有限狀態機及一微程式化引擎之至少一者。
    [14] 如請求項1之裝置，其中該周邊電路包含經組態以測試該反及快閃記憶體核心之一操作之一測試引擎。
    [15] 如請求項1之裝置，其中該周邊電路包含經組態以對一位址之至少一部分進行解碼且選擇該反及快閃記憶體核心之一列之一列解碼器。
    [16] 如請求項1之裝置，其中該周邊電路包含經組態以產生待施加至該反及快閃記憶體核心之一字線、一位元線及一源極線之至少一者之一電壓之一充電泵。
    [17] 如請求項1之裝置，其中該第一半導體器件為一第一晶粒且該第二半導體器件為一第二晶粒。
    [18] 如請求項17之裝置，其中該第一晶粒與該第二晶粒係封裝在一起。
    [19] 如請求項17之裝置，其進一步包括包含一第二反及快閃記憶體核心之一第三晶粒，且其中該周邊電路經組態以產生控制信號以控制該反及快閃記憶體核心之操作及控制該第二反及快閃記憶體核心之操作。
    [20] 如請求項19之裝置，其中該周邊電路包括：一第一錯誤校正編碼(ECC)引擎，其經組態以對待儲存於該第一反及快閃記憶體核心中之第一資料進行編碼；及一第二ECC引擎，其經組態以對待儲存於該第二反及快閃記憶體核心中之第二資料進行編碼。
    [21] 如請求項20之裝置，其中該第一ECC引擎經組態以與該第二ECC引擎對該第二資料進行編碼實質上同時地對該第一資料進行編碼。
    [22] 如請求項19之裝置，其中該等控制信號可操作以導致該反及快閃記憶體核心及該第二反及快閃記憶體核心執行同時程式化操作、同時讀取操作、同時程式化與讀取操作或同時擦除操作。
    [23] 如請求項1之裝置，其進一步包括一記憶體控制器，該記憶體控制器包含一處理器、一主機介面及至該第二半導體器件之一介面。
    [24] 如請求項23之裝置，其中該周邊電路經組態以執行一第一錯誤校正編碼(ECC)操作，且其中該記憶體控制器經組態以執行一第二ECC操作，其中該第一ECC操作使用不同於該第二ECC操作之一錯誤校正碼。
    [25] 一種反及智慧橋接器操作之方法，該方法包括：在一第二半導體器件處接收待儲存於一第一半導體器件之一反及快閃記憶體核心處之資料，其中該第二半導體器件包含用於該反及快閃記憶體核心之周邊電路；及將一控制信號自該第二半導體器件發送至該第一半導體器件處之該反及快閃記憶體核心。
    [26] 如請求項25之方法，其中自與該第二半導體器件耦合之一記憶體控制器接收該資料。
    [27] 如請求項25之方法，其中該周邊電路包含一處理器、一錯誤校正編碼(ECC)引擎、一列解碼器、一充電泵及一多埠靜態隨機存取記憶體(SRAM)之至少一者。
    [28] 如請求項25之方法，其進一步包括將一碼字自該第二半導體器件發送至該反及快閃記憶體核心，該碼字對應於該所接收資料，其中該反及快閃記憶體核心對該控制信號作出回應以儲存該碼字。
    [29] 一種反及智慧橋接器操作之方法，該方法包括：將一控制信號自一第二半導體器件發送至一第一半導體器件處之一反及快閃記憶體核心；及在該第二半導體器件處接收來自該反及快閃記憶體核心之一碼字之一表示，其中在用於該反及快閃記憶體核心之周邊電路處接收該碼字之該表示，其中該周邊電路係在該第二半導體器件內。
    [30] 如請求項29之方法，其中該周邊電路包含一錯誤校正編碼(ECC)引擎，且該方法進一步包括在該ECC引擎處啟動該碼字之該表示之一解碼操作。
    [31] 如請求項30之方法，其進一步包括將該ECC引擎處所產生之資料發送至與該第二半導體器件耦合之一記憶體控制器。
    [32] 如請求項29之方法，其中該周邊電路包含一處理器、一錯誤校正編碼(ECC)引擎、一列解碼器、一充電泵及一多埠靜態隨機存取記憶體(SRAM)之至少一者。
    [33] 一種裝置，其包括：一第一半導體器件，其包含一記憶體核心；及一第二半導體器件，其包含與該記憶體核心相關聯之周邊電路，該第二半導體器件包含與一記憶體控制器之一第一串列器/解串列器通信介面耦合之一第二串列器/解串列器通信介面。
    [34] 如請求項33之裝置，其中該第一半導體器件耦合至該第二半導體器件。
    [35] 如請求項34之裝置，其中該第一半導體器件線接合至該第二半導體器件。
    [36] 如請求項33之裝置，其中該第一半導體器件及該第二半導體器件係在一共同封裝中。
    [37] 如請求項33之裝置，其中該周邊電路包含一處理器、一錯誤校正編碼(ECC)引擎、一列解碼器、一充電泵及一多埠靜態隨機存取記憶體(SRAM)之至少一者。
    [38] 如請求項33之裝置，其中該記憶體核心為一快閃記憶體核心，且其中該記憶體控制器為一快閃記憶體控制器。
    [39] 如請求項38之裝置，其中該快閃記憶體控制器包括一處理器、一主機介面及該第一串列器/解串列器通信介面。
    [40] 如請求項33之裝置，其中該第二半導體器件包含一錯誤校正編碼(ECC)引擎及一多埠靜態隨機存取記憶體(SRAM)。
    [41] 如請求項40之裝置，其中該第二半導體器件經組態以執行一第一ECC操作，且其中該記憶體控制器經組態以執行一第二ECC操作，該第一ECC操作經組態以具有比該第二ECC操作高之一錯誤校正能力。
    [42] 如請求項33之裝置，其中該第一半導體器件包含根據一反及快閃製造技術而形成之結構，且其中該第二半導體器件包含根據一互補金屬氧化物半導體(CMOS)製造技術而形成之結構。
    [43] 如請求項33之裝置，其進一步包括包含一第二記憶體核心之一第三半導體器件，其中該周邊電路經組態以產生控制信號以控制該記憶體核心之操作及控制該第二記憶體核心之操作。
    [44] 如請求項43之裝置，其中該第一記憶體器件係堆疊於該第三記憶體器件上。
    [45] 如請求項43之裝置，其中該第二半導體器件係經由該第二串列器/解串列器通信介面而耦合至該記憶體控制器且進一步耦合至該記憶體核心。
    [46] 如請求項33之裝置，其中該第二半導體器件為一反及管理器件。
    [47] 如請求項33之裝置，其中該第二串列器/解串列器通信介面經組態以將資料發送至該第一串列器/解串列器通信介面作為一串列資料符號串流。
    [48] 如請求項47之裝置，其中該資料信號串流中之各資料符號包括施加至耦合於該第一串列器/解串列器通信介面與該第二串列器/解串列器通信介面之間之一對通信線之一差動信號。
    [49] 如請求項33之裝置，其中該第二半導體器件小於該第一半導體器件。
    [50] 如請求項33之裝置，其中該第二半導體器件包含根據一互補金屬氧化物半導體(CMOS)多層級金屬互連製造技術而形成之結構。
    [51] 一種方法，其包括：在一第二半導體器件之一串列器/解串列器通信介面處接收一串列資料符號串流，其中該第二半導體器件包含用於一第一半導體器件處之一記憶體核心之周邊電路；對該串列資料符號串流進行解串列以產生待儲存於該記憶體核心處之資料；及將一控制信號自該第二半導體器件發送至該記憶體核心。
    [52] 如請求項51之方法，其中自經由一第二串列器/解串列器通信介面而耦合至該第二半導體器件之一記憶體控制器接收該串列資料符號串流。
    [53] 如請求項51之方法，其中該周邊電路包含一處理器、一錯誤校正編碼(ECC)引擎、一列解碼器、一充電泵及一多埠靜態隨機存取記憶體(SRAM)之至少一者。
    [54] 如請求項51之方法，其進一步包括將一碼字自該第二半導體器件發送至該記憶體核心，該碼字對應於待儲存於該記憶體核心處之該資料，其中該記憶體核心對該控制信號作出回應以儲存該碼字。
    [55] 一種方法，其包括：在一第二半導體器件處接收自一第一半導體器件處之一記憶體核心讀取之資料，其中在用於該記憶體核心之周邊電路處接收該資料，且其中該周邊電路係在該第二半導體器件處；及處理該第二半導體器件處之該資料；及將該經處理資料發送至經由一串列器/解串列器通信介面而耦合至該第二半導體器件之一記憶體控制器。
    [56] 如請求項55之方法，其中該周邊電路包含一錯誤校正編碼(ECC)引擎，其中該所接收資料包含一碼字之一表示，且其中該資料之處理包含在該ECC引擎處啟動該碼字之該表示之一解碼操作。
    [57] 如請求項55之方法，其中該周邊電路包含一處理器、一錯誤校正編碼(ECC)引擎、一列解碼器、一充電泵及一多埠靜態隨機存取記憶體(SRAM)之至少一者。
    [58] 一種裝置，其包括：一第一記憶體晶粒，其包括一第一記憶體核心；一第二記憶體晶粒，其包括一第二記憶體核心；及一周邊晶粒，其耦合至該第一記憶體晶粒及該第二記憶體晶粒，其中該周邊晶粒包括與該第一記憶體核心對應之周邊電路及與該第二記憶體核心對應之周邊電路，且其中該周邊晶粒對一記憶體控制器作出回應且經組態以在該第一記憶體核心處啟動一第一記憶體操作及在該第二記憶體核心處啟動一第二記憶體操作。
    [59] 如請求項58之裝置，其中該周邊晶粒經組態以與執行該第二記憶體操作實質上同時地執行該第一記憶體操作。
    [60] 如請求項58之裝置，其中該周邊晶粒經組態以自該記憶體控制器接收資料，其中該第一記憶體操作包含將該資料之一第一部分儲存至該第一記憶體核心，且其中該第二記憶體操作包含將該資料之一第二部分儲存至該第二記憶體核心。
    [61] 如請求項58之裝置，其中該周邊晶粒經組態以自該記憶體控制器接收一請求以擷取經儲存資料，其中該第一記憶體操作包含自該第一記憶體核心讀取該經儲存資料之一第一部分，且其中該第二記憶體操作包含自該第二記憶體核心讀取該經儲存資料之一第二部分。
    [62] 如請求項58之裝置，其中該周邊晶粒經組態以自該記憶體控制器接收一請求以擦除經儲存資料，其中該第一記憶體操作包含自該第一記憶體核心擦除該經儲存資料之一第一部分，且其中該第二記憶體操作包含自該第二記憶體核心擦除該經儲存資料之一第二部分。
    [63] 如請求項58之裝置，其中該第一記憶體操作包含第一資料之一寫入操作，且該第二記憶體操作包含第二資料之一讀取操作，且其中該周邊晶粒經組態以與執行該讀取操作實質上同時地執行該寫入操作。
    [64] 如請求項58之裝置，其中該周邊晶粒包括：一第一錯誤校正編碼(ECC)引擎；一第二ECC引擎；及控制電路，其經組態以與在該第二ECC引擎處執行一第二ECC操作實質上同時地在該第一ECC引擎處執行一第一ECC操作。
    [65] 如請求項64之裝置，其中該第一ECC操作包含在該第一ECC引擎處對第一資料進行編碼，且其中該第二ECC操作包含在該第二ECC引擎處對第二資料進行編碼。
    [66] 如請求項65之裝置，其中該第一資料為自該記憶體控制器接收之資料之一第一部分，且其中該第二資料為自該記憶體控制器接收之資料之一第二部分。
    [67] 如請求項65之裝置，其中該周邊晶粒經組態以將由該第一ECC操作產生之一第一碼字儲存至該第一記憶體核心及將由該第二ECC操作產生之一第二碼字儲存至該第二記憶體核心。
    [68] 如請求項64之裝置，其中該第一ECC操作包含在該第一ECC引擎處對第一資料進行解碼，且其中該第二ECC操作包含在該第二ECC引擎處對第二資料進行解碼。
    [69] 如請求項68之裝置，其中該第一資料對應於由該記憶體控制器請求之資料之一第一部分，且其中該第二資料對應於由該記憶體控制器請求之該資料之一第二部分。
    [70] 如請求項68之裝置，其中該周邊晶粒經組態以自該第一記憶體核心擷取待藉由該第一ECC操作而解碼之一第一碼字之一第一表示及自該第二記憶體核心擷取待藉由該第二ECC操作而解碼之一第二碼字之一第二表示。
    [71] 一種方法，其包括：在一周邊晶粒處接收一請求，自與該周邊晶粒耦合之一記憶體控制器接收該請求；及回應於該請求而：在包括一第一記憶體核心之一第一記憶體晶粒處啟動一第一記憶體操作；及在包括一第二記憶體核心之一第二記憶體晶粒處啟動一第二記憶體操作，其中該周邊晶粒包括與該第一記憶體核心對應之周邊電路及與該第二記憶體核心對應之周邊電路。
    [72] 如請求項71之方法，其中該周邊晶粒經組態以與執行該第二記憶體操作實質上同時地執行該第一記憶體操作。
    [73] 如請求項71之方法，其中該請求為一儲存資料請求，其中該第一記憶體操作包含將該資料之一第一部分儲存至該第一記憶體核心，且其中該第二記憶體操作包含將該資料之一第二部分儲存至該第二記憶體核心。
    [74] 如請求項71之方法，其中該請求為一擷取儲存資料請求，其中該第一記憶體操作包含自該第一記憶體核心讀取該經儲存資料之一第一部分，且其中該第二記憶體操作包含自該第二記憶體核心讀取該經儲存資料之一第二部分。
    [75] 如請求項71之方法，其中該請求為一擦除儲存資料請求，其中該第一記憶體操作包含擦除該第一記憶體核心處之該經儲存資料之一第一部分，且其中該第二記憶體操作包含擦除該第二記憶體核心處之該經儲存資料之一第二部分。
    [76] 如請求項71之方法，其中該第一記憶體操作包含第一資料之一寫入操作，其中該第二記憶體操作包含第二資料之一讀取操作，且其中與執行該讀取操作實質上同時地執行該寫入操作。
    [77] 如請求項71之方法，其中該周邊晶粒包含一第一錯誤校正編碼(ECC)引擎及一第二ECC引擎，且該方法進一步包括與在該第二ECC引擎處執行一第二ECC操作實質上同時地在該第一ECC引擎處執行一第一ECC操作。
    [78] 如請求項77之方法，其中該第一ECC操作包含在該第一ECC引擎處對第一資料進行編碼，且其中該第二ECC操作包含在該第二ECC引擎處對第二資料進行編碼。
    [79] 如請求項78之方法，其中該第一資料為自該記憶體控制器接收之資料之一第一部分，且其中該第二資料為自該記憶體控制器接收之該資料之一第二部分。
    [80] 如請求項78之方法，其中該第一記憶體操作包含將由該第一ECC操作產生之一第一碼字儲存至該第一記憶體核心，且其中該第二記憶體操作包含將由該第二ECC操作產生之一第二碼字儲存至該第二記憶體核心。
    [81] 如請求項77之方法，其中該第一ECC操作包含在該第一ECC引擎處對第一資料進行解碼，且其中該第二ECC操作包含在該第二ECC引擎處對第二資料進行解碼。
    [82] 如請求項81之方法，其中該第一資料對應於由該記憶體控制器請求之資料之一第一部分，且其中該第二資料對應於由該記憶體控制器請求之該資料之一第二部分。
    [83] 如請求項81之方法，其中該第一記憶體操作包含自該第一記憶體核心擷取待藉由該第一ECC操作而解碼之一第一碼字之一第一表示，且其中該第二記憶體操作包含自該第二記憶體核心擷取待藉由該第二ECC操作而解碼之一第二碼字之一第二表示。
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    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
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    IN2124MU2011||2011-07-26||
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